時鐘穩定電路設計

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1引言

近年來，為了滿足高速率工作的需求，許多系統采用雙倍數據率技術，如DDRSDRAM和雙采樣ADC等［1］。在這些系統中，時鐘信號的上升沿和下降沿都會被用來采樣數據，因此，內部時鐘信號的占空比就必須穩定在50％，并且要求時鐘抖動要很小。然而，外部輸入的時鐘很難保證占空比為50％，且時鐘在系統內部傳輸時，器件的不匹配、工藝偏差和溫度的變化等因素也會引起時鐘占空比的變化。許多方法可以為電路內部提供穩定的、占空比為50％的時鐘信號。基于延遲鎖相環技術［和連續時間積分器技術的時鐘穩定電路，由于其鑒相器都是采用門電路實現，極大地限制了電路工作的速度。傳統的基于差分脈寬控制環路技術［4－5］的時鐘穩定電路避免了使用鑒相器帶來的速度限制，但由于電荷泵充放電回路的不匹配以及基準電壓的不穩定，帶來了額外的時鐘抖動。本文提出了一種新型的基于全差分連續時間積分器的時鐘穩定電路，避免了使用門電路鑒相器帶來的速度限制和電荷泵充放電電流不匹配引起的時鐘抖動的增加，電路結構簡單、輸出時鐘抖動低。

2電路結構及分析

本文設計的時鐘穩定電路由占空比檢測電路、占空比糾正電路、延遲級和輸出時鐘緩沖器組成。占空比檢測電路將經過延遲級后的差分時鐘信號占空比量化為Vctrl＋和Vctrl－兩個電壓信號，電壓信號通過跨導放大器后產生Iop和Iom兩個電流信號，電流信號控制經過時鐘輸入緩沖級后的時鐘信號的共模電平，從而達到調整輸出時鐘占空比的目的。

2．1占空比檢測

電路占空比檢測電路是一個全差分連續時間積分器。其中，R和C分別是積分電阻和積分電容；CL為負載電容；OTA是一個共源共柵作輸出級的兩級運算放大器。左上虛框中為兩級運算放大器的偏置電路，通過偏置電流源產生運算放大器需要的偏置電流。在兩級運算放大器中，第1級由于采用了二極管方式連接的PMOS管MP1和MP2，導致增益較低，輸出信號差分作用到共源共柵輸出級，增益主要在輸出級獲得，輸入級增益為［6］：Av1＝gmN1／gmP1（1）第2級的增益為：Av2＝gmP4［（gmP6rdsP6rdsP4）‖（gmN4rdsN4rdsN6）］（2）該運算放大器的主極點由輸出級決定，因此具有很好的穩定性和較高的單位增益帶寬。圖3右下虛框中為兩級運算放大器的共模反饋電路，其工作原理為：當輸出電壓共模電平升高時，MP7，MP8管的柵壓升高，流過MP7，MP8管的電流減小；由于流過MP9，MP10管的電流恒定，則流過MP11，MP12管的電流增大；通過電流鏡的作用，流過MN9，MN10管的電流也增大，從而使運算放大器的輸出共模電平減小。反之，當輸出電壓共模電平降低時，通過共模反饋電路的調整，會使輸出共模電平升高。假設連續時間積分器中的OTA為理想運算放大器，當運放建立后，積分器輸出電壓為：Vctrl＝Vctrl＋－Vctrl－＝－1RC∫T0（V＋o－V－o）dt（3）當輸出時鐘占空比大于50％時，在一個時鐘周期T內，Vo＋高電平時間大于Vo－，Vctrl減小；當輸出時鐘占空比小于50％時，在一個時鐘周期T內，Vo＋高電平時間小于Vo－，Vctrl增大；當輸出時鐘占空比等于50％時，在一個時鐘周期T內，Vo＋高電平時間等于Vo－，Vctrl不再發生變化，電路達到穩定狀態。

2．2占空比調整

電路占空比調整電路由跨導放大器和輸入時鐘緩沖器組成，跨導放大器電路如圖4所示，輸入時鐘緩沖器電路如圖5所示。差分控制電壓信號Vctrl＋和Vctrl－通過MOS管MN8，MN9產生差分電流，電流被MP6，MP7管復制后流過MN4，MN5管，然后經電流鏡鏡像后產生流過MN6，MN7管的差分電流，這些差分電流用于調整輸入時鐘緩沖器的輸出信號VOM和VOP的直流電平，從而調整延遲級電路輸入時鐘信號的共模電平。MP0，MP1和MN0管為電路提供偏置電流，MP4，MP5，MN3管以及電阻R1，R2構成的差分電路為輸入差分對提供負反饋，從而提高電路的線性度。電路也被用于時鐘穩定電路的延遲級和輸出時鐘緩沖器，為了減小電路的時鐘抖動和降低輸入信號的擺幅，輸入管和尾電流源管均采用較大的寬長比。占空比調整電路的工作原理當輸入時鐘占空比不是50％時，由跨導放大器產生的差分電流使得輸入時鐘緩沖器輸出的差分時鐘信號直流電平提高有差異，從而改變延遲級電路輸入差分時鐘信號的共模電平，調整輸出時鐘占空比。

3仿真結果及分析

電路采用0．18μm標準CMOS工藝設計，利用CadenceSpectre仿真工具進行仿真，電源電壓為1．8V，輸入時鐘信號頻率為2GHz。當輸入時鐘占空比分別為20％，50％和80％時，時鐘穩定電路輸入時鐘信號、控制信號及輸出時鐘信號的仿真波形分別如圖7、圖8和圖9所示，輸出時鐘占空比分別被調整為49．78％，50．03％和50．80％。可以看出，本文設計的時鐘穩定電路具有調整時鐘信號占空比的功能，能將輸入時鐘信號占空比由20％～80％調整為50％±1％，滿足電路設計的要求。為了分析時鐘穩定電路輸出時鐘信號的周期穩定性，利用CadenceSpectre仿真工具對輸出時鐘信號的抖動進行了仿真，結果如圖10所示。仿真得到的時鐘抖動大小為131．053fs，滿足超高速A／D轉化器對內部時鐘信號抖動的要求。

4結論

本文設計了一種基于全差分連續時間積分器的時鐘穩定電路。電路采用0．18μm標準CMOS工藝實現，利用CadenceSpectre軟件進行仿真，能將輸入頻率為2GHz、占空比為20％～80％的時鐘信號調整為50％±1％，可以很好地抑制輸出時鐘信號的抖動，將抖動大小控制在131．053fs。該電路可應用在超高速A／D轉換器中，用于調整內部時鐘信號的占空比和抑制抖動。

作者：羅凱 朱璨 胡剛毅 單位：重慶大學