CMOS分頻器電路設(shè)計(jì)論文

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1二分頻單元設(shè)計(jì)

本次設(shè)計(jì)基于TSPC實(shí)現(xiàn)2n分頻，即二分頻單元是最基本單元模塊。本設(shè)計(jì)采用基于TSPC結(jié)構(gòu)的D觸發(fā)器搭建二分頻單元。

1.1基于TSPC的D觸發(fā)器

基于TSPC的D觸發(fā)器電路采用11個(gè)晶體管構(gòu)成的四級(jí)鐘控互補(bǔ)輸出方式實(shí)現(xiàn)，其中D為輸入信號(hào)，Q為輸出信號(hào)，φ為時(shí)鐘信號(hào)。從圖中可以得到:當(dāng)“φ=0”時(shí)，第1級(jí)電路將開啟鎖存器從而接收輸入信號(hào)D，同時(shí)第2級(jí)的輸出被預(yù)充電，第3、4級(jí)保持原有狀態(tài)不變。當(dāng)“φ=1”時(shí)，第1級(jí)的輸出信號(hào)將作為第2級(jí)的輸入，產(chǎn)生第2級(jí)新的輸出信號(hào)，第3級(jí)將采樣第2級(jí)的輸出信號(hào)傳送輸出到第4級(jí)，第4級(jí)反相輸出對(duì)應(yīng)信號(hào)得到輸出Q值。由于采用動(dòng)態(tài)結(jié)構(gòu)，該觸發(fā)器晶體管數(shù)目少，且功耗較低，有利于達(dá)到后續(xù)多級(jí)級(jí)聯(lián)結(jié)構(gòu)中高性能、低功耗的設(shè)計(jì)目標(biāo)。

1.2基于D觸發(fā)器的二分頻電路

基于D觸發(fā)器的二分頻電路由13個(gè)晶體管構(gòu)成的互補(bǔ)反饋控制電路實(shí)現(xiàn)。當(dāng)輸入信號(hào)D頻率為500MHz，脈沖電壓為1.8V，從圖中可以看到，基于TSPCD觸發(fā)器構(gòu)成的二分頻單元可以準(zhǔn)確地實(shí)現(xiàn)二分頻的功能。

1.3二分頻電路的優(yōu)化

采用TSPC動(dòng)態(tài)D觸發(fā)器結(jié)構(gòu)實(shí)現(xiàn)二分頻電路，雖然在晶體管數(shù)目和功耗方面獲益，但同時(shí)代價(jià)是電路對(duì)噪聲更加敏感。而襯底噪聲是對(duì)分頻器電路影響較大的噪聲源之一。針對(duì)上述問題，本設(shè)計(jì)在電路結(jié)構(gòu)方面對(duì)二分頻單元電路進(jìn)行改進(jìn)，增加了噪聲通路方式從而有效降低分頻器電路對(duì)襯底噪聲的靈敏度，提高電路的抗噪聲能力。優(yōu)化后的二分頻電路如圖5(a)所示，對(duì)應(yīng)仿真結(jié)果如圖5(b)所示。

2仿真結(jié)果

將6個(gè)二分頻單元串聯(lián)即得到對(duì)應(yīng)的26分頻器電路。(a)、6(b)、6(c)、6(d)、6(e)、6(f)分別給出了對(duì)應(yīng)分頻器電路在500MHz輸入情況下2分頻、4分頻、8分頻、16分頻、32分頻、64分頻信號(hào)輸出。從圖中可以看出:輸入信號(hào)周期為2ns(頻率500MHz)，Q1的輸出為4ns，即實(shí)現(xiàn)了2分頻(2的1次方);Q2的輸出為8ns，即實(shí)現(xiàn)了4分頻(2的2次方);Q3的輸出為16ns，即實(shí)現(xiàn)了8分頻(2的3次方);Q4的輸出為32ns，即實(shí)現(xiàn)了16分頻(2的4次方);Q5的輸出為64ns，即實(shí)現(xiàn)了32分頻(2的5次方);Q6的輸出為128ns，即實(shí)現(xiàn)了64分頻(2的6次方)。綜上所述，電路可以對(duì)輸入信號(hào)500MHz進(jìn)行2的N(N小于等于6)次方分頻。另外，由于二分頻單元電路的高性能低功耗優(yōu)勢(shì)，總的分頻器電路在實(shí)現(xiàn)高性能分頻功能的同時(shí)不會(huì)引入太大的功耗，適于低功耗應(yīng)用。對(duì)單個(gè)二分頻單元電路和總電路功耗仿真仿真結(jié)果表明，單個(gè)二分頻單元電路靜態(tài)功耗為3.9μW，總電路靜態(tài)功耗為23.7μW。

3版圖設(shè)計(jì)

3.1二分頻單元版圖

在版圖的設(shè)計(jì)中，現(xiàn)有文獻(xiàn)中大多數(shù)的分頻器設(shè)計(jì)都是將VDD和GND環(huán)繞包圍版圖中的MOS管。本設(shè)計(jì)根據(jù)本次分頻器設(shè)計(jì)的實(shí)際布局，采用2個(gè)U型的版圖設(shè)計(jì)，避免了面積方面的浪費(fèi)。另外，該設(shè)計(jì)有利于消除分頻器應(yīng)用中部分噪聲。每個(gè)二分頻單元的版圖面積僅為18×5.4μm2。

3.2總體版圖

基于二分頻單元版圖，在CadenceVirtuso平臺(tái)下，設(shè)計(jì)了總的26分頻器電路版圖，如圖8所示。4.3后仿真結(jié)果完成電路版圖后，為了驗(yàn)證電路加入寄生參數(shù)后的功能正確性，提取電路版圖寄生參數(shù)對(duì)電路進(jìn)行后仿真，結(jié)果如圖9所示。瞬態(tài)仿真結(jié)果表明:該電路實(shí)現(xiàn)了500MHz輸入情況下2分頻、4分頻、8分頻、16分頻、32分頻、64分頻的信號(hào)輸出。

4結(jié)束語(yǔ)

本文設(shè)計(jì)了一種適用于高速低功耗數(shù)字集成電路應(yīng)用的cmos分頻器電路。仿真結(jié)果表明:該電路實(shí)現(xiàn)了500MHz輸入情況下2分頻、4分頻、8分頻、16分頻、32分頻、64分頻的信號(hào)輸出。由于采用TSPC動(dòng)態(tài)D觸發(fā)器電路的二分頻單元級(jí)聯(lián)實(shí)現(xiàn)CMOS分頻器電路，同時(shí)在結(jié)構(gòu)方面進(jìn)行了優(yōu)化，與同類電路相比有效降低襯底噪聲對(duì)電路性能的影響。由于該分頻器電路使用的晶體管數(shù)目少、尺寸小，對(duì)應(yīng)功耗低，更符合當(dāng)代高性能低功耗電子設(shè)備的應(yīng)用要求。

作者：殷樹娟 單位：北京信息科技大學(xué)